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Forum ChoixPC » » Archives : matériel PC - dépannage et technologie - » » bus "quad pumped"
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Mot clé :       Auteur :
Auteur Sujet : bus "quad pumped"
ben73
''Drivers presque à jour''


Inscrit: Mar 01, 2002
Messages: 16
Posté le: 01-03-2002 à 20:25  | N° d'ordre sur la page en cours : 1 / 15 | N° d'ordre sur le topic : 1 / 22
Je possede un PC avec un pentium 4 et sur les caracteristiques de ma carte mere, il est marqué que le bus a une frequence de 400 MHZ quad pumped 100 MHz. Que signifie "quad pumped"? est ce que cela signifie que le bus est en realité a 100 MHz? si oui, quel est l'interet de mettre un bus a 400 MHz si il est limité a 100 MHz?

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Favern
''Prince des sockets''


Inscrit: Jun 04, 2001
Messages: 14699
Posté le: 01-03-2002 à 21:18  | N° d'ordre sur la page en cours : 2 / 15 | N° d'ordre sur le topic : 2 / 22
Bonjour,

En fait le quad pumped est une technologie permettant de créer 4 bus à 100Mhz.

Mais je n'en sais malheureusement pas plus sur le fonctionnement

Favern
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kirin
''Enchanteur de config''


Inscrit: Jun 04, 2001
Messages: 79241
Posté le: 02-03-2002 à 22:34  | N° d'ordre sur la page en cours : 3 / 15 | N° d'ordre sur le topic : 3 / 22
Bonjour,


Il me semble que l'appellation du bus "quad pumped" correspond ici au fait que la quantité d'informations véhiculées par ce bus 100 Mhz est équivalente à celle d'un bus classique à 400 Mhz et de même largeur.

Je vais en profiter pour éclaircir le fctionnement de la RDRAM car on me l'a demandé

La RDRAM est un type de mémoire qui offre une grande bande passante. La RDRAM en elle même n'est pas très différente de la SDRAM ou de la DDR-SDRAM au sens où l'info y est stockée et récupérée de la même manière.

La différence provient de l'interface entre cette RAM et le reste du système.

La RDRAM a 144 broches et est au format RIMMs: RAMBUS Inline Memory Modules.

Il y a 3 vitesses disponibles actuellement: la PC600, PC700 and PC800 et bientot la PC1066 sera dispo.

A la différence de la SDRAM ou de la DDRSDRAM, la RDRAM utilise un bus série étroit à très haute vitesse pour ses transferts.

Ainsi bien que les implémentations actuelles de la RDRAM utilisent un bus qui ne fait que 16 bits de large, ce dernier fctionne à 400MHz en mode DDR, ce qui correspond donc à un équivalent 800MHz. Il en resulte un taux de tranfert theorique en pointe de 800MHz x 2 octets cad 1600Mo/s pour un simple canal RDRAM PC800.

Parmi les avantages de la RDRAM, citons une plus faible consommation, moins de broches et un bus plus etroit ce qui permet non seulement de concevoir des cartes mères à moindre cout aujourd'hui mais devrait permettre à cette technologie d'evoluer plus facilement vers des bus plus larges si besoin.

Par contre tous les slots mémoire d'une carte mère doivent être remplis, au besoin par des CRIMM ("Continuity RIMM") et les RIMM ont un dissipateur : le paradoxe est que malgre ces la RDRAM dissipent moins de chaleur, cette dissipation thermique est plus localisée et les dissipateurs montes sur les barettes de RDRAM servent à la repartir.

L'inconvénient majeur de la RDRAM reside dans ses temps de latence très eleves : ceci signifie, par ex, qu'il faut attendre plus longtemps entre la demande de l'information et la reception de la reponse, même si la réponse est transférable plsu rapidement en pointe. Cependant, les chipsets actuels comme le i850 s'emploient (assez efficacement d'ailleurs) à utiliser des techniques de buffering et de lecture anticipée pour diminuer l'empact sur les performances de ces mauvais temps de latence.


La RDRAM peut être installé barette par barette, sauf dans le cas des chipsets i840 et i850 qui utilisent deux canaux en RDRAM en parallèle pour plus de performances.


Sources d'inspirations : anandtech (notamment...).



_________________
Cordialement,

Seb, Alias Kirin, Webmaster de Choixpc

[ Ce message a été édité par: kirin le 2002-03-02 22:34 ]


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Favern
''Prince des sockets''


Inscrit: Jun 04, 2001
Messages: 14699
Posté le: 02-03-2002 à 23:08  | N° d'ordre sur la page en cours : 4 / 15 | N° d'ordre sur le topic : 4 / 22
Bonjour,

Merci pour les explication pour la RDRAM
Quote:

Il me semble que l'appellation du bus "quad pumped" correspond ici au fait que la quantité d'informations véhiculées par ce bus 100 Mhz est équivalente à celle d'un bus classique à 400 Mhz et de même largeur.



Oui, mais en sachant que sa carte mére fonctionne avec de la DDR. Comment peuvent t'il avoir 4 informations par top d'horloge?
Il n'y a pas de probléme pour 2x en utilisant le front montant et le front descendant. Mais comment ils fond du 4x ??

Quote:

Ainsi bien que les implémentations actuelles de la RDRAM utilisent un bus qui ne fait que 16 bits de large, ce dernier fctionne à 400MHz en mode DDR, ce qui correspond donc à un équivalent 800MHz. Il en resulte un taux de tranfert theorique en pointe de 800MHz x 2 octets cad 1600Mo/s pour un simple canal RDRAM PC800.


Pourquoi x 2 octets ?
Ils viens d'où ce "x2" ???

De plus tu nous à dis que le bus est de 16 bits de large. Donc un bus de 16bits à une fréquence de 800Mhz donne 12800Mo/s.
Donc j'ai un peu de mal à voir le 1600Mo/s

Merci

Favern
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kirin
''Enchanteur de config''


Inscrit: Jun 04, 2001
Messages: 79241
Posté le: 03-03-2002 à 08:55  | N° d'ordre sur la page en cours : 5 / 15 | N° d'ordre sur le topic : 5 / 22
Bonjour,

Quote:
Oui, mais en sachant que sa carte mére fonctionne avec de la DDR. Comment peuvent t'il avoir 4 informations par top d'horloge?
Il n'y a pas de probléme pour 2x en utilisant le front montant et le front descendant. Mais comment ils fond du 4x ??



Tb question Et bien il semble que ce soit en interne, que cela se déroule. J'imagine que le fonctionnement est proche de ce que sera la QDR : on mettrait deux signaux DDR dephases de Pi ?

Je n'ai pas encore eu le temps de creuser plus ce point... donc je suis pas sur de moi : ce n'est qu'une hypothèse



Quote:
Pourquoi x 2 octets ?
Ils viens d'où ce "x2" ???



16 bits de largeur = 2 octets en parallèle


Quote:
Donc un bus de 16bits à une fréquence de 800Mhz donne 12800Mo/s.
Donc j'ai un peu de mal à voir le 1600Mo/s



idem 16 bits = 2 octets.

Donc on a :

16 bit en // à 800 Mhz = 12.8 Gbits/s

ou encore

2 octets en // à 800 Mhz = 1.6 Go / s
(qui est bien sur egal à 12.8 Gbits/s divise par 8 )


Amicalement

Seb


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Favern
''Prince des sockets''


Inscrit: Jun 04, 2001
Messages: 14699
Posté le: 03-03-2002 à 09:33  | N° d'ordre sur la page en cours : 6 / 15 | N° d'ordre sur le topic : 6 / 22
Oui, merci pour les explications sur le 16bits. J'aurais due y penser...... mais pas à 23h

Quote:

Le 2002-03-03 08:55, kirin a écrit:
Bonjour,
Tb question Et bien il semble que ce soit en interne, que cela se déroule. J'imagine que le fonctionnement est proche de ce que sera la QDR : on mettrait deux signaux DDR dephases de Pi ?


2 signaux déphasé de Pi ???

Mais si nous avons 2 top d'horloge déphasé de Pi, ayant la méme période, la méme amplitude et possédant un rapport cyclique de 0,5 en fin de compte le signal résultant sera du continue. On perd le top d'horologe. ?

Personnelment la seule solution que je vois fesable pour avoir 2 signaux déphasé de Pi, serait en fait de réduire le rapport cyclique des signaux.

Mais avec cette solution, on peux découper le cercle trigo à l'infinie (Ca fais un peu tarte aux myrtilles non ? ). Il suffit à chaque fois de diminuer le rapport cyclique

N'hésites pas à me dire si je me plante.

Favern

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[ Ce message a été édité par: Favern le 2002-03-07 19:56 ]


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kirin
''Enchanteur de config''


Inscrit: Jun 04, 2001
Messages: 79241
Posté le: 07-03-2002 à 20:42  | N° d'ordre sur la page en cours : 7 / 15 | N° d'ordre sur le topic : 7 / 22
Salut


Alors le bus Quad pumped des P4 repose sur le principe :
- qu'il est à 100 Mhz, 64 bits de large cad 800 Mo/s.
- qu'il dispose que 4 canaux (channels dans le texte d'origine) pour transférer les données et les utilise simultanément.

La bande passante finale "équivalente" de ce bus donc de 3.2 go /s

Ces canaux *semblent* bien être des lignes pysiques de connexion internes. Quatre lignes internes en // de largeur 64 bits donc on dirait.


Amicalement

Seb


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Favern
''Prince des sockets''


Inscrit: Jun 04, 2001
Messages: 14699
Posté le: 07-03-2002 à 21:09  | N° d'ordre sur la page en cours : 8 / 15 | N° d'ordre sur le topic : 8 / 22
Bonjour Kirin,

Merci pour ta réponse.

Seulement un détail m'embéte un peu je t'avoue:
Tu est d'accord que le quad pumped est utilisé avec de la DDR.

Donc ils utilisent déja le front montant et le front descendant sur un bus de 64bits x 4 avec 100Mhz x 2 . Alors ca ne fais plus 3.2Go mais plutot 6.4Go??
Mais dans les docs on voit que la vitesse est de 3.2Go ?


Au fait pour ce que j'ai un peu avancé dans le dernier message pour le déphasage de Pi avec le rapport cyclique diminué été exact ?



Amicalement et merci de ton aide.

Favern
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BuggyBoy
''Prince des sockets''


Inscrit: Jan 04, 2002
Messages: 18965
Posté le: 07-03-2002 à 21:47  | N° d'ordre sur la page en cours : 9 / 15 | N° d'ordre sur le topic : 9 / 22
Je me souviens avoir vu quelque part que plutôt qu'un déphsage de pi (dont je ne comprends pas le fonctionnement), la capacité DDR serait doublée en utilisant 4 niveaux de voltage au lieu de 2 permettant de passer 2 bits à chaque cycle.

Est ce que ça fait avancer le schimili, shmibili, schibili?


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Favern
''Prince des sockets''


Inscrit: Jun 04, 2001
Messages: 14699
Posté le: 07-03-2002 à 21:54  | N° d'ordre sur la page en cours : 10 / 15 | N° d'ordre sur le topic : 10 / 22
Bonjour,

Oui effectivement c'est trés interressant ca
Tu ne sais pas où tu a lue ca ?

Puisque si ils mettent 4 niveau de voltage, ca permettrait surtout de créer 4 bits par top d'horloge.

Pour l'histoire du déphasage, c'est pas compliqué à comprendre. Pour faire simple, le principe est de créer un retard d'un signal par rapport à un autre d'un angle que l'on appelera Pi. Mais ca passe beaucoup mieux avec des schémas

Favern

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[ Ce message a été édité par: Favern le 2002-03-07 21:56 ]


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BuggyBoy
''Prince des sockets''


Inscrit: Jan 04, 2002
Messages: 18965
Posté le: 07-03-2002 à 22:32  | N° d'ordre sur la page en cours : 11 / 15 | N° d'ordre sur le topic : 11 / 22
En cherchant vite fait les 840 hits de quad pumped, j'ai trouvé ça qui parle un peu des voltages multiples, mais bon, ce n'est pas encore limpide, on peut sans soute trouver mieux, encore qu'il me semble que Rambus ne s'empresse pas de communiquer la dessus

http://www.geek.com/news/geeknews/2001jan/chi20010112003776.htm

http://www.eet.com/story/OEG20000623S0045


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Tian
''Chevalier pourfendeur d'écrans bleus''


Inscrit: Oct 17, 2001
Messages: 7474
De: passage
Posté le: 08-03-2002 à 11:00  | N° d'ordre sur la page en cours : 12 / 15 | N° d'ordre sur le topic : 12 / 22
Salut

Je precise avant toutes choses que je n'ai pas la moindre idee de comment fonctionne le bus quad pumped

Mais la logique synchrone fait partie de mes souvenirs

kirin a deja pas mal explique de choses. Je voulais juste revenir sur cette histoire d'horloge.

Un dephasage de Pi correspond a une demi-periode de decalage. Donc lorsqu'un des deux signaux sera descendant, l'autre sera montant. On n'y gagnerait pas grand chose.

Mais il s'agit de 2 signaux distinct Favern, pas de 2 signaux que l'on ajoute. C'est pour ca que l'on ne va pas obtenir un signal continu qui serait la somme des deux.

Mais le signal dephase de Pi n'apporte rien de nouveau comme information, car il suffit que les composants reagissent sur les fronts montants et descendants pour qu'une seule horloge soit suffisante.

Par contre un dephasage de Pi/2 permet d'obtenir ce que l'on veut, a savoir doubler le nombre de front par cycle d'horloge

Code:

_____ _____
Horloge: | | | |
_____| |_____| |_____

_____ _____ _____
Dephasee de Pi/2: | | | | |
__| |_____| |_____|

Fronts: x x x x x x x x x

Periodes: | |


On se retrouve donc avec 4 fronts par cycle d'horloge.

Il est aussi possible que cela soit fait en jouant sur le rapport cyclique.
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kirin
''Enchanteur de config''


Inscrit: Jun 04, 2001
Messages: 79241
Posté le: 08-03-2002 à 11:10  | N° d'ordre sur la page en cours : 13 / 15 | N° d'ordre sur le topic : 13 / 22
Salut

Quote:
Tu est d'accord que le quad pumped est utilisé avec de la DDR.



non, non le bus quad pumped c pas sur la RDRAM : c en interne du processeur ou peut-être entre le proc et le chipset. Pas en liaison avec la RDRAM il me semble.


> buggyboy : je crois que les niveaux logiques differents seront utilises par la QDR il semble et ne sont pas actuellement implantes dans les ram que ns utilisons. Enfin il me semble



_________________
Cordialement,

Seb, Alias Kirin, Webmestre de ChoixPC
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Favern
''Prince des sockets''


Inscrit: Jun 04, 2001
Messages: 14699
Posté le: 08-03-2002 à 18:40  | N° d'ordre sur la page en cours : 14 / 15 | N° d'ordre sur le topic : 14 / 22
Bonjour,

Merci de ta contribution Tian

Quote:

Mais il s'agit de 2 signaux distinct Favern, pas de 2 signaux que l'on ajoute. C'est pour ca que l'on ne va pas obtenir un signal continu qui serait la somme des deux.


Et la somme des 2 fait donc un signal continue normalement. Car si les 2 signaux sont sur un méme fil, et puisque les tensions s'ajoutent normalement on devrait avoir une tension continue ?

Donc si on continue dans cette logicique:
Code:

_____ _____
Horloge: | | | |
_____| |_____| |_____

_____ _____ _____
Dephasee de Pi/2: | | | | |
__| |_____| |_____|

Fronts: x x x x x x x x x

Periodes: | |



Nous allons devoir travailler avec 4 niveau de tension. Car si les tensions sont identique, il sera totalement impossible de faire la différence entre le signal 1 et le signal 2 ?

Car en supposant que la contribution de chaque sinal soit de 5V. On vas ce retrouver avec du 0V, du 5V, et aussi la somme des 2. C'est à dire du 10V.

Donc à mon avis pour faire le déphasage, il faut soit réduire le rapport clyclique de moitié ou alors travailler avec 4 niveau de tension afin de pouvoir faire uns distinction entre les 2 signaux?

Quote:

non, non le bus quad pumped c pas sur la RDRAM : c en interne du processeur ou peut-être entre le proc et le chipset. Pas en liaison avec la RDRAM il me semble.


Tu est sur de ca ?
Regarde cet article:
http://www.hardware.fr/html/news/?date=27-02-2002#4565
Ils parlent bien de quad pumped pour la mémoire non ?
De plus, pourquoi me parle tu de RDRAM ? Apparement ils utilisent le quad pumped avec de la DDR non ?

Merci

Favern
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kkkavern
''Décrypteur de manuels informatiques''


Inscrit: Jan 06, 2002
Messages: 72
Posté le: 09-03-2002 à 00:41  | N° d'ordre sur la page en cours : 15 / 15 | N° d'ordre sur le topic : 15 / 22
Euh... J'y connais pas grand chose en logique synchrone, et encore moins en quad pumped. Mais il me semble que si on a sur un meme fil deux signaux dephases de pi/2, comme le propose Tian, ca donnera bien les 4 tops d'horloge par cycle.
En utilisant les schemas deja faits, et en sommant les deux signaux, on obtiendrait quelque chose comme ca :
......._.........._..........._
......|..|........|..|.........|..|
...._|..|_....._|..|_....._|..|_
..|.........|..|.........|..|........|
_|.........|_|.........|_|.........|_

(Le dessin est pas terrible, mais je pense que c'est comprehensible )
Et donc, avec deux signaux identiques dephases de pi/2, on obtient bien 2 fronts montants et 2 fronts descendants par cycle.
J'espere que je dis pas de connerie !






[ Ce message a été édité par: kkkavern le 2002-03-09 01:16 ]


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